SoC/RISC-V 검색 결과

해당 글 12건

RISC-V for Intel Nios

Nios 프로세서는 Intel FPGA 에서 구현 할 수 있는 soft IP 프로세서 입니다. 최근 발표된 (10-04-2021) release 노트를 확인해 보니 Nios V 부터 RISC-V 명령어를 사용한 것을 확인 할 수 있었습니다. (FPGA에서 처음 구현해보았던 프로세서가 Nios 프로세서 였는데 이제는 RISC-V 명령어를 사용한다고 하니 약간 아쉬운 느낌이 들기도 합니다. ) ReleaseNios® V and Nios® II Processor Updates Nios® V Pro Edition v21.3 Nios® V Processor The next-generation of soft processor based on the open-source RISC-V Instruction Set Ar..
SoC/RISC-V 2021. 10. 8. 16:54

RISC-V 의 확대를 예고하는 Apple의 M1

Apple의 M1 칩과 같이 이기종 컴퓨팅(Heterogenous computing)에 의한 coprocessor 가 더욱 많이 사용되면서 RISC-V의 사용이 늘어 날 것이라는 전망에 대한 글이 있어서 소개합니다. Apple M1 foreshadows Rise of RISC-V 본문에서 언급한 것처럼 "ARM Commanding an Army of RISC-V Coprocessors"의 모델이 현재로써는 ARM의 생태계가 강력하기 때문에 RISC-V의 입장에서 가장 현실적인 모습일 것 같습니다. 하지만 RISC-V의 발전 속도를 감안하면 메인 CPU 분야에서도 RISC-V가 경쟁력이 있기 때문에 앞으로 시장이 어떻게 형성될지 흥미진진합니다. p.s한때 EISC에 대한 애착이 있었을 때, EISC가 AR..
SoC/RISC-V 2020. 12. 24. 12:03

RISC-V Design Verification Strategy

이전에 프로세서 검증에 관한 글을 소개 한 적이 있는데 이번에는 Mentor의 Verification Academy에서 RISC-V를 이용한 RISC-V 프로세서 검증 및 SoC 검증에 관한 좋은 글이 있어서 소개를 합니다. RISC-V Design Verification Strategy RISC-V 는 ISA가 공개되어 있어 직접 프로세서를 구현할 수 있기 때문에 해당글에서 RISC-V의 Block 레벨, 프로세서 레벨, SoC 레벨로 구분하여 검증 방법을 소개 하고 있기 때문에 검증에 관심이 많으신 분에게 흥미로운 글이라고 생각합니다.
SoC/RISC-V 2020. 11. 14. 16:14

ISA (Instruction Set Architecture) 에 대한 재미있는 관점

함수형 프로그래밍 관점으로 RISC-V의 명령어에 대한 특징을 이야기하는 재미있는 글을 발견하였습니다. 그 동안 ISA와 프로그래밍의 패러다임을 연결해서 생각해 본적이 없었는데 글쓴이의 접근이 신선하게 느껴져서 소개해 봅니다. Interesting Random Facts about ARM, x86, RISC-V, AVR and MIPS Microprocessors 글에서는 RISC-V의 ISA(Instruction Set Architecture)에서는 negative, zero, overflow, carry 와 같은 status flag를 사용하지 않기 때문에 함수의 input 에 의한 output이 결정되는 함수형 프로그래밍 관점과 비슷하다는 언급을 하고 있습니다. (A key idea in funct..
SoC/RISC-V 2020. 10. 21. 15:29

RISC-V 와 ARM의 코드 사이즈 비교

Embench 벤치마크를 기반으로 RI5CY RV32IMC와 ARM Cortex M4의 code size를 비교한 자료가 있어서 소개를 합니다. RISC-V의 코드 사이즈가 생각보다 크지 않아 꽤 인상적이었으며, RSIC-V의 MC 확장 명령어 및 컴파일 옵션에 의한 성능 변화도 소개하고 있어서 유용한 자료라고 생각됩니다. 결론 부분에서 두 문장만 살짝 소개 하겠습니다. RISC-V M extension improves performance 1.5 ~ 1.7x and code size 3% ~ 6%ARM Thumb2 smaller than RV32IMC, but within one standard deviation https://riscv.org//wp-content/uploads/2019/12/12.1..
SoC/RISC-V 2020. 9. 19. 18:35

[RISC-V] CV32E40P 을 이용한 RTL simulation

PULP Platform 에서는 다음과 같이 3종류의 프로세서를 지원합니다. 32 bit 4-stage core CV32E40P (formerly RI5CY)64 bit 6-stage Ariane32-bit 2-sage Ibex (formerly Zero-riscy)이중에서 CV32E40P 프로세서와 간단한 firmware를 이용하여 RTL 시뮬레이션을 진행해 보겠습니다. 시뮬레이션 모델은 CV32E40P 에서 제공되는 verilator-model을 기본으로 이용하였으며, 시뮬레이션 환경은 다음 그림과 같습니다. 1. 환경 준비CV32E40P 다운로드PULP GNU toolchain 설치 Verilator 및 GTKWave 설치[RISC-V] C Emulator 수행 및 Waveform 생성Verilat..
SoC/RISC-V 2020. 5. 16. 18:35

RISC-V에 대한 ARM의 대응

ARM의 라이센스 정책이 파격적으로 변경되었다는 것을 ARM TECHCON 2019에 참석한 이경수님의 facebook을 통하여 알게 되었는데 Arm Responds to RISC-V, and More 라는 글을 통하여 자세한 내용을 확인 할 수 있었습니다. 개인적으로 흥미로운 점은 사용자 명령어 지원과 Tap-out 이전 개발 단계에서 한번의 라이센스로 다양한 IP를 사용 할 수 있는 부분인 것 같습니다. 예전에 ARM 프로세서를 선정하는데 있어서 ('을'이면서도 '슈퍼 갑'과 같은 라이센스 정책으로) 많은 어려움을 경험하였는데, 이제는 SoC 기획 및 개발 단계에서 자유롭게 테스트를 한 이후 가장 적합한 프로세서를 선정 할 수 있으니 무척이나 큰 변화 인것 같습니다. 아래 그림에서 보면 사용자 명령어..
SoC/RISC-V 2019. 10. 14. 13:10

RISC-V 의 전망

많은 분들이 알고 계시겠지만 임베디드 프로세서 분야는 ARM 프로세서에 의하여 평정되어 있습니다. 하지만 2019년은 RISC-V에 의하여 독보적인 ARM의 위치가 흔들리게 되는 원년이 되지 않을까 조심스럽게 예상해 봅니다. RISC-V: Real Products in Volume 이라는 Cadence사의 블로그를 보시면 웨스턴 디지털(Western Digital)과 퀄컴(Qualcomm)에서 RISC-V 를 이용한 상용화 제품을 기획하고 있는 것을 알수 있기 때문입니다.퀄컴의 경우 위의 내용에서는 ARM 프로세서를 RISC-V 프로세서로 완전히 대체를 하는 것인지 아니면 RISC-V 프로세서를 부분적으로 도입하는 것인지 알 수 없지만 (개인적으로) 현재까지는 후자라고 생각됩니다. 하지만 ARM 아키텍쳐..
SoC/RISC-V 2019. 1. 23. 16:48

[RISC-V] Chisel Tutorial

1. 본 글은 개인적으로 RISC-V 프로세서를 스터디 하면서 습득한 내용을 정리한 것입니다. 2. 정확히 이해를 하고 기술하는 글이 아니기 때문에 잘못된 내용이 전달 될 수도 있습니다. 3. 수정 사항 및 질문은 언제든지 환영입니다. Chisel을 이용한 로직 설계 경험도 없고, 열심히 스터디도 하지않은 입장에서 Chisel에 관하여 이런 저런 이야기를 하는 것이 우스웠습니다. 그래서 임시 저장소에서 글을 몇번이나 쓰고 지웠는지 모르겠네요. Chisel Tutorial과 기타 자료를 보면서 개인적으로 정리 및 기억해야 할 부분을 소개하면 적당하지 않을까 라는 생각에 글을 공개해 봅니다. 1. Chisel Tutorial Chisel의 기본 개념을 익히기위해서 Chisel Tutorial을 추천 드립니다..
SoC/RISC-V 2018. 9. 16. 06:25

[RISC-V] C Emulator 수행 및 Waveform 생성

1. 본 글은 개인적으로 RISC-V 프로세서를 스터디 하면서 습득한 내용을 정리한 것입니다. 2. 정확히 이해를 하고 기술하는 글이 아니기 때문에 잘못된 내용이 전달 될 수도 있습니다. 3. 수정 사항 및 질문은 언제든지 환영입니다. RISC-V는 CHISEL 언어로 설계가 되어 있으며, CHISEL 로부터 RTL 및 C emulator를 추출합니다.(이전 글 참조: RISC-V 환경) C emulator 에서는 waveform을 얻을 수 있는데, Rocket Chip에 대한 내부 구조와 동작을 RTL 시뮬레이션 없이 signal 레벨에서 파악 할 수 있지 않을까 기대를 하였습니다. 따라서 본 글에서는 C emulator를 이용하여 waveform을 얻는 과정을 공유하고자 합니다. 1. GTKWave ..
SoC/RISC-V 2018. 9. 7. 15:32