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변화를 두려워 하지 말자

최근에 담당한 SoC가 지난 월요일에 Sign Off 되었습니다. LDW (Lane Departure Warning) 시스템에 적용이 될 칩인데 아래의 첫번째 그림이 해당 SoC의 블럭도이고, 두번째 그림은 Layout 도면입니다. 블럭도에서 파란색 부분은 외부업체의 IP이고 초록색은 저의 회사에서 제공한 Platform 인데 이번 SoC는 개인적으로 2가지의 의미가 있습니다. 첫번째는 제가 개발에 참여한 AE32000C-Empress 프로세서의 첫번째 외부 상용화 적용 사례이고, 두번째는 회사 내부 프로젝트가 아닌 외부 프로젝트에서 SoC 설계를 담당한 점입니다. 첫 단추가 잘 되어야 좋은 이미지로 앞으로 많은 외부 프로젝트에 적용이 될수 있기 때문에 Empress 프로세서의 첫번째 외부 적용 사례라는..
SoC 2010. 8. 27. 15:20

Polaris-1 : 나의 두번째 MPSoC

Polaris-1은 총 4개의 프로세서(Empress 1개, Lucida 2개, ZaramDSP 1개)로 구성되어 있는 Heterogenous MPSoC 로 저는 이번 프로젝트에서 메인 프로세서의 캐시와 버스 인터페이스의 성능 개선 및 OpenVG 가속기 설계에 참여를 했습니다. 그래픽 경험이 없는 저에게 OpenVG 가속기는 처음 접해보는 새로운 분야이고, 이번 칩의 핵심 기능 이었기 때문에 많은 고생을 했던것 같습니다. 가속기에서 Tessellation 파트와 캐시와 버스 인터페이스 모듈을 담당했었는데 tessellation에서 오류가 있으면, 가속기 자체가 오동작을 하게 되고, 캐시와 버스 인터페이스에서 오류가 있으면 출력되는 영상에 문제가 생기기 때문에 검증 과정에서 이래 저래 끌려 다녔던것 같습..
SoC 2009. 11. 28. 00:24

ADChips Core-A Platform

최근 Core-A를 이용하여 플랫폼을 하나 만들고 있습니다. 기존 IDEC EISC Platform을 기반으로 EISC 프로세서 대신 Core-A 프로세서를 이용하고 있으며, 지원센터에서 제작하는 하는 첫번째 플랫폼이기 때문에 ADChips Core-A Platform Version 1.0 로 사용자들에게 배포 되지 않을까 생각 됩니다. (아마도 IDEC EISC Platform과 동일하게 IDEC MPW를 이용하는 학생들에게만 제공이 되겠지요.)플랫폼을 구성하는 과정에서 RTL 레벨의 H/W 구성은 그리 어렵지 않게 이루어졌지만 (이미 Platform 기반의 설계를 해 보신 분들은 잘 아시겠지만 그리 어려운 작업이 아닙니다.) 플랫폼을 테스트 하기 위한 프로그램 작성에는 꽤나 시간이 걸렸습니다. Lin..
SoC 2009. 11. 5. 00:59

새로 개발된 EISC 프로세서 - AE32000C-Empress

블로그에 포스팅을 잘 안하지만... 상반기에 프로젝트의 sign off를 자축하기 위하여 글을 남긴 적이 있습니다. (2번째 전 글인데 이렇게 말을 하니 세삼스럽네요. 그래도 시간이 오래 지났으니 ㅎㅎ) 그때 그 프로젝트가 시간이 지나어 칩으로 제작되었답니다. 저는 다른 업무 때문에 약 하루정도 테스트 하고 뒤로 빠져 있지만 팀원들 뿐만 아니라 참여 인력 모두 담당 블럭을 테스트 하느라고 바쁜 시간을 보내고 있답니다. 현재는 새로 개발된 Empress 프로세서는 300MHz 이상의 동작 주파수에 동작을 하고 있으며, 기타 주변 장치에 대한 테스트가 진행 중이랍니다. 새로 개발된 Empress 프로세서는 여러가지 설계 기법이 적용되었지만 대내외적으로 300MHz 이상의 동작 주파수가 가장 큰 이슈인것 같습..
SoC 2008. 12. 10. 19:32